회로를 분석하며 회로를 꾸미고 있읍니다만
CPLD내용중에 질문이 있어 글 올립니다

VHDL code의 내용을 보면
REV : out std_logic_vector( 2 downto 0 )
이 있읍니다만 스키메틱엔 출력핀이 없구요

스키메틱을 보면
nOE, nWE, MRD_nWR의 입력포트가 있읍니다만
프로그램엔 없읍니다

위의 두가지가 갔은것인지...
VHDL 에서의 포트 선언을 보면 출력으로 되어있고
스키메틱엔 입력으로 되어있어 다른걸로 이해됩니다만...

그럼 답변부탁드립니다
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