우선 너무 svf file과 jed 파일(그냥 제덱 파일이라고 합니다)에 대해서 뭘로
변경한다고 생각하지 마십시오. Xilinx에서 제공하는 ISE라는 툴을 사용한다
는 관점에서 보면 그런 파일을 구별할 필요가 없다는 것을 우선 말씀드립니다.

Xilinx ISE에서 implementation한 후 생성된 결과물을 그냥 다운로드 유틸리티
를 이용해서 사용하시면 됩니다.
어떤 파일인지는 별루 신경쓰지 않아도 될 정도입니다.

만약 FPGA를 사용하고 Serial EEPROM을 2개 사용하신다면 유틸리티를 이용해
서 xxx.bit 파일을 둘로 쪼개서 각각 다운로드하셔야 됩니다. <-- CPLD사용하
시는 분은 신경쓰지 않으셔도 됩니다.



** 참고로 Xilinx ISE에서 제공하는 SVF관련 메뉴 설명입니다 **

To Create an SVF File
1)Select the SVF-STAPL tab in File Generation Mode.
2)In the Output menu, select SVF File and click Create SVF File.
3)In the Create a New SVF File dialog box, type a file name and
select a folder.

To Append an SVF File
1)Select the SVF-STAPL tab in File Generation Mode.
2)In the Output menu, select SVF File and click Append to SVF File.
3)In the Append to an SVF File dialog box, select a file and folder.

To Close an SVF File
1)Select the SVF-STAPL tab in File Generation Mode
2)In the Output menu, select SVF File and click Close SVF File.

To Create a STAPL File
1)Select the SVF-STAPL tab in File Generation Mode.
2)In the Output menu, select STAPL File and click Create STAPL File.
3)In the Create STAPL File dialog box, type a file name and
select a folder.

To Close a STAPL File
1)Select the SVF-STAPL tab in File Generation Mode.
2)In the Output menu, select STAPL File and click Close STAPL File.